请问SDRAM的access latency应该如何考虑到设计中

时间：10-02 整理：3721RD 点击：

小弟之前一直用verilog实现一个小数字电路（行为级），现在准备综合。
老板提出一个我之前压根没有想过的问题，就是SDRAM的access latency.
于是小弟（绝对是新手）就开始查这个陌生的概念。在网上找到不少“synthesizable Synchronous DRAM controller Core”。
感觉读代码读的很吃力（惭愧，我基础实在太差了）
请问各位大侠，一般来说，access latency是如何考虑到verilog的电路设计中的呢（我感觉应该不至于用#delay吧）?

可以采用状态机的方法，进入latency的状态时，开始计数，直到满足access latency的时间，然后进入下一个状态。