时钟约束问题，求问

看起来你这个20MHz像是DFT时钟?如果是的话可以用MultiMode + set_case_analysis，分别写两个SDC，用支持MMMC的综合/后端工具分别作收敛。
如果没有那么复杂的模式选择的话，对同一个脚分别create_clock -add两个时钟，再定义伪路径就可以了。

    不是DFT的时钟。是项目中一个比较特别的需求。
只好用第二种时序约束方法，不过有可能false path可能比较多，
很麻烦。

学习了。

如果能方便的找到电路中控制模式的节点，还是可以用第一钟方法。
DFT就是第二种方法伪路径太多。

小编的意思，使用20M时钟和70M时钟的电路会同事工作?不可能吧。
这种case，我觉得单纯约束70M即可，没有问题。

同意楼上的说法，全局用70M，然后个别模块用20M也可以，70M在xilinx器件上只要不是很不好的RTL，一般无压力，其他器件就不晓得了。