关于altera ddr2 high performance controller v9.0 的问题

刚开始接触altera的ddr2 控制器，由于我使用的是自己的板卡，我现在想通过跑通这个ip核生成的example design来验证一下我的ddr2芯片选型设计是否有问题。我用的是cyclon3的FPGA，现在对内存进行顺序写，然后顺序读，查看读出的数和写入的数是否一致。在signaltap中查看结果，发现出现了两个类型的错误，错误数据量不大，但在每个测试周期中都会出现，且地址不固定。   错误表现为：1、从DDR2读取数据时，rd_valid信号有效，但rddata信号为零。  2、读取数据时，在某一个地址上读出的数据不是这个测试周期写入的数据，而是上个测试周期在这个地址上写入的数据（按理说，这个地址上应该已经写入了本测试周期写入的新数据）。  
    想了很久找不到问题，请各位大侠赐教

自己顶个，求大神现身啊