用ise里的planahead和fpga editor得出的走线延迟不一致，应该信哪个？

我用ISE里的plan ahead做时序分析，看到某一条走线是0.896ns，但是从fpga editor里看到，该条走线延迟是为1.055ns。而且包括ibuf的延迟和bufg的延迟值都和datasheet里算出来的不一致。导致我通过plan ahead和fpga editor+datasheet里算出来的input的延迟值差了能有0.5ns左右。各位有碰到过类似现象的吗?

你都是从TWR文件里导入的吧?也就是tming来源应该是一致的，出现这情况你看下两种方式有没有多算或少算吧，还有相对的时钟源，也就是input delay应是相对于进PIN的clock那条线来说的，但分析时序时对应的时钟应是已经过了bufg之类的时钟，也许两者间有差别。
PS：你的时钟频率有多大?就算是有0.5ns的差距，也并不太重要吧?input delay的计算，还有外部相连芯片给出的Tco，还有PCB板上走线延迟等一堆因素，用笔算出来的作作参考就好，实际上板还是要多调试下。比如约束向前面多少ns，向后多少ns，这个时间窗都OK，再过了就工作不正常了。摸出这个前后值，你再取个中间值，就应比较稳定了。