这是什么情况啊，找不到默认的管脚？

1. #KL: changed the ordering of the GTP LOCs to match the Board
   
2. # PCIe Lanes 0, 1
   
3. INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" LOC = GTP_DUAL_X0Y4;
   
4. 
   
5. # PCIe Lanes 2, 3
   
6. INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" LOC = GTP_DUAL_X0Y3;
   
7. 
   
8. # PCIe Lanes 4, 5
   
9. INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" LOC = GTP_DUAL_X0Y2;
   
10. 
    
11. # PCIe Lanes 6, 7
    
12. INST "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" LOC = GTP_DUAL_X0Y1;

1. ERROR:ConstraintSystem:59 - Constraint <INST
   
2.    "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" LOC =
   
3.    GTP_DUAL_X0Y4;> [pcie_dma_top_x8_plus.ucf(75)]: INST
   
4.    "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" not found.
   
5.    Please verify that:
   
6.    1. The specified design element actually exists in the original design.
   
7.    2. The specified object is spelled correctly in the constraint source file.
   
8. ERROR:ConstraintSystem:59 - Constraint <INST
   
9.    "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" LOC =
   
10.    GTP_DUAL_X0Y3;> [pcie_dma_top_x8_plus.ucf(78)]: INST
    
11.    "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[2].GT_i" not found.
    
12.    Please verify that:
    
13.    1. The specified design element actually exists in the original design.
    
14.    2. The specified object is spelled correctly in the constraint source file.
    
15. ERROR:ConstraintSystem:59 - Constraint <INST
    
16.    "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" LOC =
    
17.    GTP_DUAL_X0Y2;> [pcie_dma_top_x8_plus.ucf(81)]: INST
    
18.    "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[4].GT_i" not found.
    
19.    Please verify that:
    
20.    1. The specified design element actually exists in the original design.
    
21.    2. The specified object is spelled correctly in the constraint source file.
    
22. ERROR:ConstraintSystem:59 - Constraint <INST
    
23.    "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" LOC =
    
24.    GTP_DUAL_X0Y1;> [pcie_dma_top_x8_plus.ucf(84)]: INST
    
25.    "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[6].GT_i" not found.
    
26.    Please verify that:
    
27.    1. The specified design element actually exists in the original design.
    
28.    2. The specified object is spelled correctly in the constraint source file.

自己顶一个，有没有人懂 UCF 约束啊， 报错说找不到管脚，我也找不到……

查RTL里有没有这个信号吧?如果没有，直接在UCF里，把这个删掉就好了。

你是直接用的人家的EXAMPLE吧?那里的路径 Constraint <INST
   "ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i" LOC =
   GTP_DUAL_X0Y4;> [pcie_dma_top_x8_plus.ucf(75)]
是人家相对于它的设计里写的，你的新设计里面肯定发生了变化，比如顶层，可能就是不ep，你可以在modelsim之类的工具里确认下路径，

   嗯 ，确实是的， 我按照名字改了改名字就好了。

请问"ep/BU2/U0/pcie_ep0/pcie_blk/SIO/.pcie_gt_wrapper_i/GTD[0].GT_i"
这个路径是怎么找的?