Prime Time时钟约束的添加

现在我在用PrimeTime做Xilinx FPGA网表的静态时序分析，在查看网表添加时序的时候出现了一个小疑问，那就是在我的时钟上有X_BUF，那请教有经验的前辈我这个时钟约束添加到哪个节点比较合适，时钟约束是添加到X_BUF之前的节点还是之后的节点上。X_BUF之后有很多时钟，我也不能一个个添加呀，能不能在X_BUF之前添加时钟约束，这样是否会对检查结果有影响呀。还请前辈指教。