关于2级抽取滤波器的设置问题
时间：10-02
整理：3721RD
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今天看到一个设计方案，实现：在数字下变频后，要将输出的数据速率从48M，降低为6M；
作者的方案为分为两步，第一步：第一级抽取滤波器截止频率设置为6M，抽取时钟为12M ；
第二步：第二级抽取滤波器截止频率设置为3M ，抽取时钟为6M;
后来查阅一些资料说是，相比一次抽取，用两次抽取，可以用较少的逻辑资源实现较高的滤波效果；
所以就想在这里问一问，如果果真如此，那么第一级和第二级在参数设置上（滤波器的参数，抽取时钟参数）有没有什么关系?
另外个人感觉在FPGA里面，凡事有利就有弊，不知道这样做的弊端是什么，希望有经验的前辈能给予解答
作者的方案为分为两步，第一步：第一级抽取滤波器截止频率设置为6M，抽取时钟为12M ；
第二步：第二级抽取滤波器截止频率设置为3M ，抽取时钟为6M;
后来查阅一些资料说是，相比一次抽取，用两次抽取，可以用较少的逻辑资源实现较高的滤波效果；
所以就想在这里问一问，如果果真如此，那么第一级和第二级在参数设置上（滤波器的参数，抽取时钟参数）有没有什么关系?
另外个人感觉在FPGA里面，凡事有利就有弊，不知道这样做的弊端是什么，希望有经验的前辈能给予解答
还得把抽取滤波器的结构说清楚，不同的结构适合不同的倍数，多级抽取都是用不同的滤波器实现的。一般都是两种结果一上，高速信号先用CIC抽取，最后用FIR结尾。
前后两级都是采用窗函数实现的，采用完全并行结构。
8倍抽取 一个 FIR 基本就可以搞定了