门级仿真中 ’W‘'L''H'状态使用问题

仿真中释放地址和数据总线时赋值DATA <= "WWWW" ADD <= "WWWW"功能仿真时没有问题，门级仿真时多处信号出现’x‘状态。
改为DATA <= "ZZZZ" ADD <= "ZZZZ"后仿真正常。

我的理解：仿真时std_logic 8种状态应该都能用啊。