请教综合后面积为0是什么原因
时间：10-02
整理：3721RD
点击：
我的RTL代码综合后面积为0，这是为什么，用DC读verilog文件的时候出现了几个warning
但根据下面的提示，我估计DC工具应该算编译成功的
于是我输入综合指令，我没有加约束文件。
于是就出现上面面积为0的情况，我用别的RTL代码放在相同的目录下综合，结果面积是不为0的。所以我猜是我RTL代码写的有问题。
我是新手，请教各位有出现过这种情况的吗?
代码功能有误，导致输出锁死在1或0，不需要调用STD Cell，所以报出来面积为零。
非常感谢您的解答，我会认真检查一下的