微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 请教一下在DC中读入verilog时,怎么处理verilog中的include

请教一下在DC中读入verilog时,怎么处理verilog中的include

时间:10-02 整理:3721RD 点击:
如果单独读入include的文件
会说里面的define不合法。不知道怎么处理。
谢谢

就是直接include。
既然报不合法,多半是你的include文件有问题

include 文件里面只有
参数定义和宏定义两种啊。不应该不认识啊
perameter
define
就这两种

include文件的路径加入search path. include文件本身不需要单独综合。

   加入路径了也不行,只能放在综合启动目录下才行。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top