微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > Xilinx 的Floating-Point IP core中除法功能不能正确仿真

Xilinx 的Floating-Point IP core中除法功能不能正确仿真

时间:10-02 整理:3721RD 点击:
我要用xilinx 的Floating-Point IP core实现小数除法功能,但例化了IP core后不能仿真,仿真波形如下图:



也就是说所得的商在稳定之后就不变了,即使上面的除数和被除数都在变。
我想问的是:1:为什么除数和被除数在改变,商不改变?
                 2:为什么商在稳定之前一直在跳变?
                 3:如何正确使用该IPcore的浮点除法功能?

前仿还是后仿哦?后仿存在延迟周期哦。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top