DSP仿真结果异常，求帮助！

我验证的模块是FPGA中的一个DSP，使用NC+HSIM的co-simulation方法。但仿真出来的结果比Xilinx给出的spec快很多(逆向，你懂得)，比如‘输入到输出的延迟’这个指标，Xilinx给出的是4.4n，而我仿真出来只有2.0n！ 现已排除如下原因：
1. 配置问题。配置是正确的，因为仿真结果在功能上完全正确。
2.仿真工具问题。我用spice跑了一下，结果和hsim跑出来的一样，所以也不是hsim的精度问题。
3.工艺问题。虽然工艺比Xilinx的小一点，但其它模块的仿真结果与Xilinx的比，都是偏慢一些。所以这个DSP也应该偏慢一些。
4.寄生参数问题。已将版图后提取的寄生参数(SPEF文件)添加进去了，因为从hsim.report中看到所有线都对上了，并且我也对比了添加寄生参数前后的仿真结果：不添加寄生参数是1.3n;添加后是2.0n。
      除了以上这些，我想不出其它可能导致仿真结果异常(偏快)的原因了。还请各位大侠帮帮忙，小弟不胜感激！