微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > PT中大量的warning

PT中大量的warning

时间:10-02 整理:3721RD 点击:
布局布线后做的PT,报了大量的ramp out of  range和load out of range 的warning,不知道是什么原因?但是最后的仿真能通过,不知道这些warning对最终的流片之类的会不会有影响?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top