求教 Xilinx TCL问题。

请问怎么样可以通过XILINX的TCL命令来设置 类似ALTERA的“set_global_assignment -name VERILOG_MACRO "use_input_a=1" TCL命令 或者像是在Quartus 2里面在Assignmet->Settings->Analysis &Synthesis Settings->Verilog HDL Input那样的可以设计Verilog HDL macro的办法?
或者可以这么说 XILINX能通过设置来设置VERILOG宏定义么?

等待高手指点，我也学习学习

学习了