求救啊！MODELSIM时序仿真问题

一个VERILOG的小程序 起初用CYCLONE II器件来进行时序仿真 MODELSIM添加对应的CYCLONEII_VER仿真OK。后来改了器件选用CYCLONE IV来试了 库里面所有对应IV型的都试了边 基本都报Instantiation of 'dffeas' failed. The design unit was not found 错误 奇怪啊 哪里不对呢

哎~瞎弄弄总算解决了 需要另外再加一个 altera_ver 库 一共是 cycloneive_ver 和altera_ver 2个库

学习了！嘻嘻...

也碰到这样的问题，解决了