求助：verilog中拼接操作问题
时间：10-02
整理：3721RD
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各位有一句拼接语句
reg cs,ras,cas,cke;
reg [4:0] m_cmd;
assign {cs,ras,cas,cke}=m_cmd;
在此语句中将会把m_cmd中的那几个值与cs,ras,cas,cke分别对应。
reg cs,ras,cas,cke;
reg [4:0] m_cmd;
assign {cs,ras,cas,cke}=m_cmd;
在此语句中将会把m_cmd中的那几个值与cs,ras,cas,cke分别对应。
默认应该是低四位吧！
默认最低四位
不知道 ，这种代码应该避免 ，仿真过程应该可以发现的。
应该是低4位。右端可以指定位宽。如m_cmd[3:0]或者m_cmd[4:1]
我觉得这个应该跟仿真和综合软件相关，要看软件的规定。感觉一般的软件会把低四位付过去。你这种写法存在一定的歧义型，不要这么写
这种代码风格即使能达到你想要的效果也应该被禁止。为什么不用明了的写法呢