请教LVDS稳定问题
时间：10-02
整理：3721RD
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芯片是两片XC6SLX75T，有18对LVDS，有随路时钟，工作在600MHz；第一块FPGA上有2篇DDR3，第二块FPGA有4片DDR3，工作在800MHz。
LVDS在第十层，上下都是地层，线等长，工做了4块样板。FPGA1内部无端接，FPGA2内部端接。现在的现象如下：
有一块板子是全好的，整个板子都工作正常，可以正常使用。
有两块板子在FPGA1中下载完全的程序（包含DDR3操作），在FPGA2下载完全的程序（包含DDR3操作）不能正常工作，FPGA2上下载一个LVDS接收的测试代码，可以接收到数据，能恢复时钟。
还有一块板子只能在FPGA1和FPGA2上下载LVDS的收发测试代码（不包含DDR3操作）。
想请给一个测试方法，或者帮分析下问题。
LVDS在第十层，上下都是地层，线等长，工做了4块样板。FPGA1内部无端接，FPGA2内部端接。现在的现象如下：
有一块板子是全好的，整个板子都工作正常，可以正常使用。
有两块板子在FPGA1中下载完全的程序（包含DDR3操作），在FPGA2下载完全的程序（包含DDR3操作）不能正常工作，FPGA2上下载一个LVDS接收的测试代码，可以接收到数据，能恢复时钟。
还有一块板子只能在FPGA1和FPGA2上下载LVDS的收发测试代码（不包含DDR3操作）。
想请给一个测试方法，或者帮分析下问题。
工作频率高得让人心惊啊，我以前用V5的片子跑过300M时钟，DDR格式数据，相当于600M，
你可以先试着降频下，看是否工作正常，是否是建立保持时间不易满足的问题，还有可能就是多BIT数据之间对齐问题，可将调试程序改成单BIT时，就是看一根信号上发的数据变化是否满足要求，而不依赖于其它数据。
建设时钟相位设成可调式，通过软件控制调节不同相位试试结果，找到合适的窗口。
1个600M，1个800M，跨时钟域的问题也考虑下。
确实 频率比较高