想问一下RTL图是什么样子的……附一段VHDL源代码，求其RTL图

1. LIBRARY IEEE;
   
2. USE IEEE.STD_LOGIC_1164.ALL;
   
3. ENTITY DFF3 IS
   
4. PORT  ( CLK,D1 :  IN STD_LOGIC;
   
5.         Q1    :  OUT STD_LOGIC);
   
6.         END;
   
7. ARCHITECTURE bhv OF DFF3 IS
   
8.        SINGAL A,B :STD_LOGIC;
   
9.      BEGIN
   
10. PROCESS (CLK)  BEGIN
    
11. IF CLK’EVENT AND CLK=’ 1’ THEN
    
12.   A<=D1;
    
13.   B<=A;
    
14.   Q1<=B;
    
15. END IF;
    
16. END PROCESS;
    
17. END;

RTL代码。知道，但是RTL图 没听过

这个代码是一个延时三拍的电路
RTL图就是三个D触发器级联

看来你得找一本VHDL或者verilog的书从头看一遍

LZ是不是想看看代码生成的RTL?这个要借助软件啊，如果你用的是Quartus，代码start compilation后，tools -> Netlist Viewers -> RTL Viewers……如果是手工画，那就是D触发器了，这个就是考察signal的语法~

RTL就是高级语言（如C）的形式，If else，for，加减乘除，什么的。图的话就是抽象的模块方框图，不细化涉及到门级就可以了。