为什么编写verilog代码的很少提供testbench？

因为testbench文件是根据自己的功能需要添加的，你也许只是观察某一路信号的几个状态，所以没必要写一个很完善的测试代码。

一般只有比较复杂的设计才会给出tb，简单的没有必要

testbench，，每个人写的风格都不一样，，而且比较难看懂呃。