关于FPGA例化一个SRAM接口的问题

小弟现在正在搞一个MCU通过访问外部存储器的方式与FPGA进行并行通讯，因此需要在FPGA中生成一个SRAM。本想调用一个例化sram的IP核,但是发现生成的SRAM有时钟输入引脚，想问问各位大牛这个时钟引脚该引到哪儿，MCU访问外部存储器采用的是异步的方式，没有时钟引脚输出。

MCU有总线以及读写信号吧吧?对于小容量的SRAM，自己产生读写时序挺好的。

以前做过，自己产生的，通LS

这个ip核有文档么，看看这个clock是干嘛的吧。有可能这个IP核不适用你这种情况。

把你MCU的时钟给RAM
时钟去反给RAM也可以

这个时钟是给你内部程序使用的，便于你对于内部时序的整体同步控制，外部读写是异步的，但是要在这个时钟沿上进行读写操作，也即是对于内部设计还是同步的。

我的MCU只能接非同步存储器,FPGA的IP核生成的RAM要求写必须是同步的,所以IP核生成的可能不能用.

综合以上各位大牛的回帖,我终于想明白了,有些IP核不能拿来直接用,自己再加点东西,比如写的同步控制,就可以完成.
谢谢各位.

小编 最后怎么解决的啊

可以按照一定标准模板 写HDL, ISE能够自动识别出该用哪一种SRAM，在 Xilinx相关文档中能找到模板。

这个问题值得探讨啊