求助 关于xilinx IP核 rapid io( SRIO)的问题

希望有心人可以帮帮我
  目前遇到的问题是:想用FPGA当发起者,在xilinx自带的核实例中带有一个例子是initial 模块
但是其中tickle 模块是基于VIO核，现在需要把其中的VIO去了采用NWRITE模式发数据。但经过尝试改了好多次都没有改好
希望可以得到帮助，也可以是有偿的 谢谢
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希望回帖时留下联系方式
谢谢

自己写个发送机制就行了吧，没必要使用其自带的例子发啊！

inital 模块只能在仿真中出现，在源代码中是不能被综合的

    谢谢  可是发送机制比较复杂啊 ，必须很好的理解时序和协议才可以啊  ，我是想把那个虚拟VIO核换了，也就是Tickler模块换了，
但是有问题啊，还请指教啊

        谢谢，你是说的测试程序的吧，能留下方式吗?