verilog中memory型数据能在module中作输出么？

各位侠客：
      看这个程序：

1.                module(
   
2.                      input ....
   
3.                      output [15:0]fifomen[0:3]
   
4.                      output ...
   
5.                      );
   
6.                ....
   
7.               endmodule

复制代码

这样的程序，在语法检查中出现错误。
问题如下：
1.是不是verilog module里面输出接口不能用memory型数据?
2.如果想输出memory型数据，有什么好办法?（难道要一个一个地址的赋值再输出出来?）

对的，就是你这么理解，memory变量在里面可以类似当作一个存储空间的用法，当然不支持放到外部接口上了。处理方式和对存储器的类似，接口上应该定义二维接口，而不是memory。