求助 verilog中 task和function

当然可以了！

谢谢 达人 又学一招

可以的
但好象function只能用来描述组合逻辑模块

可以，看怎么用了

function 可综合
不含时序的 task 可综合
不过设计硬件时，不提倡用这两者
其实function和task的功能都可以用 子模块 来实现
一般采用 “MUX（选择输入） -> 子模块 -> MUX（选择输出）”这样的数据通路
这样结构比较清晰

应该可以！但是2个都不能包含有不可综合的语句:比如#延迟等等。一般都是用在测试模块。

可以综合的

可否举个例子?

采用可综合类语言是可综合的，即使带有#delay这类用于仿真的都没问题，现在的综合器很智能了

http://www.openhw.org/bbs/post.php?page=0&act=view&fid=75&tid=62157
这个贴子说了很多

关于这类问题，有专门的书讲解么?