请教合适的verilog综合工具

我是designer，设计并验证自己负责的verilog module，不负责综合。
但是我想看看设计完的module在不带library时综合后的电路，即不需要具体的library的情况下，电路是什么样子，只看纯粹的逻辑。
用Verdi的nSchematic可以看，但有些verilog描述在nSchematic 并不会给出电路，想请问各位我应该用什么工具看呢?
我的是ASIC设计,不是FPGA。
谢谢了！

　　中新社北京5月8日电 (记者 张朔) 中国国家主席胡锦涛8日上午9时30分许乘专机离开北京前往俄罗斯首都莫斯科，应邀出席即将在那里举行的俄罗斯卫国战争胜利65周年庆典。

好的，看看

怎么中间有广告贴?
请小编注意哦！
还是我自己回复吧:
cadence 的RTL compiler为例：
rc：> set-attribute library /lib/*.lib
rc:> read_hdl test.v
rc:> elaborate
rc:> gui_show
不需带任何constrain file就可实现LZ的需求。

DC的HDL compile阶段出来的就不带厂家库

modelsim不行嘛

楼上两位的方法都是可以的，谢啦！

不知道小编想要看到多细?
比如你写了a=b+c；
你是想看到一个加法器还是看到一堆and、or gate?
如果是前者，debussy不就结了?
如果是后者，如果与lib无关，意义也不大。

Design Compiler^^^^^^^^^^^^^^^

学习。

工具使用

synplify也可以的

debussy就可以的吧

synplify

不太懂  ………………

haoa
#33

当然dc了

Design Compiler

design  complier

    自己写一个简单的综合脚本，用DC综合后看看就知道了！
自己写的代码能否综合通过还是需要保证的！

综合直接用xilinx的工具就可以了

cadence 的RTL compiler为例：
rc：> set-attribute library /lib/*.lib
rc:> read_hdl test.v
rc:> elaborate
rc:> gui_show
不需带任何constrain file就可实现LZ的需求。

debussy easy

小编想看到什么程度呢?如果看到一堆门逻辑堆砌，目的是什么?

DC综合

Design Compiler^^^^^^^^^^^^^^^

用DC，非常的好