Cadence下怎么把Verilog转成网表
时间：10-02
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如题，求大神帮忙。
VERILOG代码可以用逻辑综合转成网标（CADENCE用AMBIT，SYNOPSYS用DC）
如果是VERILOG网标转逻辑图在ICFB中用VERILOG IN即可
学习一下！
谢谢
great upload dude
cadence synthesis tool name is RTL-compiler now, not AMBIT anymore.
you can find RTL-compiler bundled in EDI package.
command is "rc".
有点作用，得先了解一下ICFB平台是怎样使用的。刚装上了。
行吧，就这样。