求助,两个时钟的相位问题
时间:10-02
整理:3721RD
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在xilinx的sp3e FPGA里面,没有锁相环。我系统输入时钟为50Mhz,想产生300Mhz、150Mhz、20Mhz的时钟,该怎样设置?那个300Mhz和150Mhz的时钟相位要一致。
可以用DCM嘛。
