ASIC 组合逻辑环 有何影响？
PS，不考虑STA/DFT的影响，这2方面工具肯定无法解决组合逻辑环的问题。
只想知道仿真、综合、后仿是否正确，是否影响tapeout
肯定会影响tape-out，从物理上出现了组合逻辑的timing-loop，会导致电路失效
最好在中间插个触发器，否则所有的工具都会bug
多谢，是如何失效?出现震荡吗?但是实际功能上，用的时候，会把这个环断开，就是逻辑上会选择别的通道，不会走这个环
its danger, it will product latch and simulation confusion.
现在的仿真工具都是以周期为具体的节点，仿真工具将会无法捕捉具体某一时刻逻辑环上的值。逻辑环有自震荡的特点，不能被应用于当前的数字逻辑设计，除非你想设计一个自震荡的pll。
我想你应该是对同步逻辑设计的理解有些偏差，看看同步电路的STA或者是规则的RTL设计都将会对你有帮助。
现在的仿真工具都是以周期为具体的节点，仿真工具将会无法捕捉具体某一时刻逻辑环上的值。逻辑环有自震荡的特点，不能被应用于当前的数字逻辑设计，除非你想设计一个自震荡的pll。
我想你应该是对同步逻辑设计的理解有些偏差，看看同步电路的STA或者是规则的RTL设计都将会对你有帮助。
如果是FPGA设计，工具会以告警的形式警告开发人员，该设计风险巨大，且这种逻辑跑STA是绝对不过。如果是ASIC，在综合的时候工具直接以ERROR的形式给出，要求开发人员手工忽略。
组合逻辑环逻辑设计过程中最忌讳的事情，除非开发人员是有意为之。比如说楼上所说的设计逻辑自震器（但后面必须跟滤波器，否则不能无法使用），还有就是该设计必须形成反馈，且该反馈信号不允许受时钟影响（但此时要求该信号必须有足够的延时，一般都是下插BUF来调节延时）。
但总的来说，最好别用这种东东，风险太大了
可以肯定的说：你的设计中出现了组合loop绝对是设计错误，所有的正常设计不应该有这个东西！
多年前曾经仿真组合逻辑环的时候,导致ncsim 5.x停掉不动了.
逻辑环前仿真也不能通过，加个delay破掉~
感谢各位的解答，我准备修改设计了
多谢各位
看了回复，我已经将总线架构改了，这次是star结构。确认没有环了