数字设计中为什么要统一时钟的触发沿？

方便做clock tree

根据时钟沿采集数据的特性，建议画图想想就明白了。尤其是跨时钟域时。

关注一下，不知如何时序约束的新人路过……

    双沿混用，不知道对其它flow有什么影响，我只知道在做scan test的时候，处理起来比较麻烦。会影响到coverage。

跟频率有一定关系，双边沿有点想加倍频率的意思
想想数据路径就知道了：startpoint --> endpoint

   便于verification和test，在高速设计中，也有前后pipeline stage用反相时钟，提高速度