关于WLM的一些疑问
时间：10-02
整理：3721RD
点击：
刚做了一道面试题
Explain the pros and cons of performing synthesis with wireload models versus
zero wireload models?
个人不太了解：
但根据我自己的理解做了一个答案：
个人认为WLM有利于及时发现设计的时序violation，可以在综合后建立比较准确的sdf文件。但WLM只是基于经验，还必须依靠后端的参数提取来验证。综合时候利用WLM，必然会有更多的约束，不利于芯片性能。ZWLM有更多的灵活性。
希望各位大大指点一二
我的理解是：当芯片规模较大时，线负载是不可忽略的。
两个相连的元件，离得很近，还是分布在芯片的两个角落，负载是不同的。
如果在综合时使用零线负载，综合时DC会按最小线负载去计算，选择的
器件驱动能力会偏弱，layout时可能会左右为难。加入了线负载模型，
合成时就能更好地选择器件，有利于layout。
有什么cons不清楚，请高手指点。貌似现在合成都要加wireload model的吧……
lz说的有利于及时发现设计的时序violation感觉关系不大吧……
呵呵，，我也是没见过用ZWLM啊。具体为啥也不太清楚
看到书上说在逻辑综合结束时，应产生用ZWLM做的延迟分析报告，从而验证当前使用的、刚综合出来的网表是否有较好的时序。