请教如何将VHDL求字符ASCII码以及读取文本的函数改成VERILOG

1.
signal data_in : unsigned (7 downto 0);
variable a:character;
data_in<=to_unsigned(character'pos(a),8);--very tricky the conversation
这个函数的功能貌似是把读取的字符a对应的无符号ASCII码赋给data_in
2.
constant file_name: string:="test.jpg";
file in_file: f_byte open read_mode is file_name;
variable a:character;
if clk'event and clk='1' then
if not endfile (in_file) then
   read(in_file,a);
这个函数是用来连续读取JPG文件，然后赋给字符a，搜到的VERILOG READ函数貌似说可以读以2或16进制存的文件，但我不清楚JPG文件读取的字符是什么样的?
我写的VERILOG需要用到这两个函数，想请教说应该如何把这2个函数改写成VERILOG?
（或者用MODELSIM的话，可以在.V里面调用.VHD么?- -||）
谢谢