模块实例化遇到点问题，在线等大牛帮助

1. `timescale 1ns / 1ps
   
2. `include "D:/Verilog_work/add/Adder_21bits.v"
   
3. 
   
4. module add(
   
5. //input
   
6. ina,inb,inc,
   
7. //output
   
8. oc,result,choosea,chooseb
   
9. );
   
10. input [20:0] ina,inb;
    
11. input inc ;
    
12. output oc;
    
13. output [20:0] result,choosea,chooseb;
    
14. 
    
15. reg [20:0] result;
    
16. reg in_cin = 0 ;
    
17. 
    
18. reg [20:0]choosea,chooseb;
    
19. wire[20:0]chooseresult;
    
20. Adder_21bits add1(.in_a_21bits(choosea),.in_b_21bits(chooseb),
    
21. .sum_21bits(chooseresult),.cin(in_cin),.cout(oc));
    
22. 
    
23. always @(ina,inb,inc)
    
24. begin
    
25. if(ina[20] ==0)
    
26. begin
    
27. choosea = ina;
    
28. end
    
29. else
    
30. begin
    
31. choosea = {ina[20],~ina[19:0]+1};
    
32. end
    
33. 
    
34. if(inb[20] ==0)
    
35. begin
    
36. chooseb = inb;
    
37. end
    
38. else
    
39. begin
    
40. chooseb = {inb[20],~inb[19:0]+1};
    
41. end
    
42. 
    
43. if(chooseresult[20] ==0)
    
44. begin
    
45. result = chooseresult;
    
46. end
    
47. else
    
48. begin
    
49. result = {chooseresult[20],~chooseresult[19:0]+1};
    
50. end
    
51. 
    
52. end
    
53. 
    
54. 
    
55. endmodule

把编译的log 发上来。
另外 duv 和 testbench 激励 最好不要放在一个文件里面

    那个log在哪儿看，我用的是modelsim

有个窗口， 不点变化的那个。

确认算法有问题不 三个都需要在复数时候取反加一么

没有看懂

    chooseresult
这个信号要添加到这个always块的敏感电平列表中。