spartan6怎么实现高频

在spartan6里面，怎么可以实现输入62MHZ，输出的时钟是620MHZ?
用到ip核的时候，会提示要用一个bufpll，但是加上去之后，综合一直报错
LIT:519 - BUFIO2 symbol "bufio2_inst" (output signal=clk_div) has a divCLK
   output signal that does not drive a BUFG, PLL_ADV or DCM load. Please modify
   your design to avoid this unroutable situation.

你啥器件，能支持这么高的速度么?

使用DCM IPCORE了?

620MHz,要用LVDS才有可能输出来. LVTTL,LVCMOS你就别指望了.
IP核要用clock wizard.里面有两种时钟生成可以选, PLL or DLL

PLL 输出CLK的需要接一个BUFG才能到用，同时除非用专用的IO口输出全局时钟，否则只能用DDR的方式输出到IO。