FPGA求助，牛人来帮忙呀

各位大虾,情况是这样的，我整个系统内部的某个时钟信号引到某个管脚上（该管脚是公司指定的，应该没有问题），整个系统就不工作了，但是如果不引到该管脚上整个系统可以工作，不知道为什么，不知大家遇到过这种情况吗，这个和时序有关系吗?求指导~

顶啊~

时钟是100多M的时钟

你描述的有点不清楚，
1. 你为什么要把内部时钟引出?
2. 引出的时钟控制了什么信号。是否控制了别的器件，影响了本FPGA的输入信号。
3. 不清楚你说的系统不工作是指哪种情况。
最后，个人觉得，如果原系统正常工作，而你将内部时钟引出的话，可能会影响到时序，你可以检查一下时序报告。

E. 呵呵.
看起来像是设计中全局时钟BUFG/GLOBAL没有处理好.
先说说你用的FPGA型号.
再说说这个时钟有没有定义成全局时钟.
然后说说这个时钟输出的时候,是从哪个结点,是BUFG之前还是之后.