formality比对RTL与综合网表的问题

时间：10-02 整理：3721RD 点击：

大家好，现在我在做综合和formality时出现问题，RTL与综合网表进行formality时报出如下错误：（FM-262），在fm_shell下man了一下，错误信息大概意思是这样的，logic simulator and formality do not interpret your HDL source code in exactly the same way。请问这是由什么原因引起的?我直接读入我的reference（RTL），应该不会涉及到logic simulator啊?
希望知道原因！

代码写的不够规范,会造成综合工具和仿真工具或形式化验证工具的不同理解.
建议从可综合的角度重新看一下代码,Formality会报问题出在哪一行。
不是说Formality会用到logic simulation, Formality说这种代码会让logic simulation糊涂。

谢谢楼上的解释，我现在通过该错误提示信息设置了一个set_hdlin_warn_message将该Error设置为warn，这样的话，就能保证不影响Formality中断而继续往下跑。
当然我认为最好的办法是去check RTL。但是我不能从Formality的提示信息中得到RTL的那一行。所以想请教下楼上，是需要设置什么变量或者属性才能报出错误出现的哪一行吗?

上一篇：求助，访问reg数组的方法
下一篇：nc verilog仿真时时钟波形忽然断了一大截

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类