Quartus 并转串

代码如下：  
always @(negedge clk or negedge rst_n)
  begin
    if(！rst_n)
      begin
        address      <=  1'b0;
      end
    else
      begin
        if(start)
          begin
            address  <=  addr_reg[3];
            address_reg[3:1] <= address_reg[2:0];
          end
      end
  end
编译的时候会报错，提示是：address_reg被重复赋值。哪位能帮忙解决这样的问题，不用计数，如何实现并转串。

基本语法都不懂吗，输入信号怎么能被赋值呢?

assign address  =  address_reg[3];
always @(negedge clk or negedge rst_n)
  begin
    if(！rst_n)
      begin
        address_reg      <=  4'b0;
      end
    else
      begin
        if(start)
          begin
                        address_reg[3:1] <= address_reg[2:0];
          end
      end
  end

看不懂

好好看看书吧

我沉默