verilog子模块调用问题
时间：10-02
整理：3721RD
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我现在要写个子模块，但由于调用时输入信号可能是不同位数的信号，该怎么写呢?
module xxx(a,b,c,m,n);
input [m:0]a;
input [n:0]b;
input m;
input n;
output [(m+n):0]c;
这样写好像不对，不知道怎么写?有人帮我不?
module xxx(a,b,c,m,n);
input [m:0]a;
input [n:0]b;
input m;
input n;
output [(m+n):0]c;
这样写好像不对，不知道怎么写?有人帮我不?
快来人啊啊啊
有人来么啊
已经找到方法了，实例引用时加上就行
use parameter or define to parameterize design
强烈建议小编去看看规范哈 简单的问题还是自己去找