vhdl中怎么在testbench中停止仿真啊?
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vhdl中怎么在testbench中停止仿真啊?
我知道verilog写的testbench是用$stop
vhdl写的怎么办呢?
我知道verilog写的testbench是用$stop
vhdl写的怎么办呢?
不知道,但是建议尽量用verilog
