初学者，verilog中的问题
时间：10-02
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请告诉我下面这段代码描述的是什么意思（此段代码出自于交织器）
Ram #(8,1) Mem( .Clk(Clk),
.EnWr(enWr),
.AddrWr(wrAddr),
.Din(Din),
.AddrRd(rdAddr),
.Dout(Dout) );
Ram #(8,1) Mem( .Clk(Clk),
.EnWr(enWr),
.AddrWr(wrAddr),
.Din(Din),
.AddrRd(rdAddr),
.Dout(Dout) );
进行了相应信号的连接/
ram参数的含义，可以打开ram 模块的定义文件。一般应该是数据宽度和地址宽度
谢谢你的回答。