求解 关于vlsi数电 除法器的设计

比如我要用任意一个二进制数除以100的二进制，用cadence怎么搭建电路图?找了好多资料，硬是不能理解他的处理过程。在外国网站上找到一个能理解的，却看不懂电路图，http://www.asic-world.com/digital/arithmetic4.html
有牛人解答么?坐等。