求教 fpga在ise综合的时候 引脚报错

Pack:2811 - Directed packing was unable to obey the user design constraints (LOC=B16) which requires the combination of the symbols listed below to be packed into a single IOB component.
总是报上面的错，引脚是时钟差分线，不知道怎么改。求教各位。

FPGA用户可配置管脚通常是按差分对的方式存在的,
IO_L32_P_1
IO_L32_N_1
以后缀P与N区分差分线的P端与N端
引脚是差分输入或输出时,要与芯片管脚的差分对相对应的
如果是差分时钟输入,最好配置到全局时钟差分对上

差分主要约束正端即可。