FPGA中PLL对输入时钟有什么要求

FPGA中内嵌的ＰＬＬ对输入时钟的频率范围和频率波动有要求吗?输入能否有毛刺?比如说能否跟踪经电压传感器采集的电网电压相位（电压传感器采集的电压信号经过零比较，转换到合适的电压后送给FPGA，电网电压频率有微小波动（49.5Hz~50.5Hz），且有谐波），求高手指教

工频是无法了。输入时钟一般都在5MHz以上了。这个不同的FPGA时钟输入范围不一样了。这个需要阅读你选择FPGA的相关datasheet

路过，共同学习

in general case, your input clock frequency must be larger than 10MHz.
if clock has larger jitter or glitch, PLL may be lost lock.

fpga内嵌的pll对输入频率有要求，50Hz太低了。

看datasheet中关于时钟的描述吧。