怎样设计一个流水线除法
时间：10-02
整理：3721RD
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我在FPGA内部想实现一个流水线除法器，达到100MHz的速度。查了下，有两种思路：
（1）用长减法来做。
（2）用DSP单元来做。
有谁知道哪种做法比较好?怎样实现?
（1）用长减法来做。
（2）用DSP单元来做。
有谁知道哪种做法比较好?怎样实现?
就用移位减法做。我做过一个64bit减法，跑155M
是64bit的除法吗?
看一下是否是你想要的
http://www.eetop.cn/blog/505866/viewspace-25473.html
如果没有特别要求移位减法足矣；比较高效的用SRT等算法
移位减法是比较常用的，但为什么非要自己设计呢?
FPGA自带pipeline功能的嘛。
只是验证比较麻烦一点。
不清楚您说的pipeline功能是什么呀?我是想用FPGA来做影像匹配，计算相关系数的时候最后一步是除法。
算完之后不是不有商和余数呢? 如何取舍?
很费资源呢
FPGA自带IP core可以实现除法器的啊