关于DC综合时加法器有些无法mapped

大家好，我有一个加法器输入是32位，我用的db库（datasheet）有一些一位全加器单元/半加器单元，库的link连接没有问题，但是我在做complier的时候，这些三十二位加法器无法映射（mapped），下面有几幅图供参考，大家看看这是为什么?我看了综合出来的verilog文件，这个加法器就成了一个单独的module，里面全是组合电路，也没有我db库里面的全加器和半加器，这样的警告对我有影响吗?

电路

q

warning

补充一下：verilog出来的code和我RTL的code  做formality应该是没有问题的，但是像这种位数这么高的加法器，db库里面肯定没有对应的cell。迷惑中！

32位的不算大加法器的
你先找找其他的原因或者把问题写细一点
这个都搞不定还能出来卖钱?
找自己的问题

说实话,问题确实没有描述的很清楚.
简单的写个加法器,DC综合后未必会直接拿库里的cell来map的,可能是一些其他组合逻辑门来实现.除非你直接引用这些cell到你的rtl里

你是不是reference的库没加进来?或是32bit的加法器库中没有symbol?

正解，加法器综合出来有可能是组合逻辑。

加法器本来就是组合逻辑。
如果未能translate成dw ip，那么很可能是未将dwip的db link进来。
link_library中应该有个 dw_foundation.sldb(准确名字忘记了)的库。

应该是库的问题，好好检查一下吧

做个简单例子就调用这个cell试试