后仿真中的负延迟

后仿真中的负延迟
负延时是不符合的。你最好在SE中重新布局布线

后仿真中的负延迟
可是我们重新布局后,负延迟还是存在.我们不知道该加什么样的约束来限制负延迟的产生,大侠可否详细说明?

后仿真中的负延迟
什么叫“负延时”?

后仿真中的负延迟
“负延时”就是,我们在布局布线后,用SE提取SDF文件,好像是因为有的线的负载太大,导致某些单元的延迟是负数.当然具体的原因我也不清楚,所以希望大侠们能够帮帮忙?一个简单的例子: IOPATH A Y (0.5566 0.5566 0.5566) (0.00123 -0.1236 -0.1236) 我的SDF文件中就存在类似的例子.

后仿真中的负延迟
不知道你所说的是不是我所理解的。如果所指相同，在synopsys tool里，可以用fix hold time，在SE里我想应该有类似的命令

后仿真中的负延迟
DC tool综合时是禁用fix hold time的,因为这时的参数不是很准确,一般是在版图,也就是P&R时才去做hold time的fix.

后仿真中的负延迟
你的约束太紧了，松一下试试

后仿真中的负延迟
我看了,可能与我用的标准单元库有关,以前用的库中的单元输入没有缓冲器,用有缓冲的标准单元后,就没有负延迟了.

后仿真中的负延迟
一般出现负延时的情况是你在你的input上的驱动和Delay与你的output的负责和Delay之间设置的时候本身就出现了负值，你可以Check一下你的scripts。

其实，不是所有负延时都是不可接受的。负延时的产生是由于同一输出驱动很多路径时，负载差别大引起的（当然还有其他原因），可以先仿真，依结果决定如何修改设计。

后仿真中的负延迟
[这个贴子最后由kevinliu在 2005/05/31 00:21am 第 2 次编辑]
NCVerilog will ignore those negative timing annotations (zero), but for negative timing check, you need to define NEG_TCHK and use merged setuphold (recrem) to enable it (SDF 3.0), otherwise, it'll be zeroed (too pessimistic).
there is one paper on Solvit about negative timing. basically, it's caused by delay calculation (trippoint) and transition.

后仿真中的负延迟
建议检查一下时钟飘逸

后仿真中的负延迟
但是有的库就是包含了负值.这怎么理解呢?(hold time value)

后仿真中的负延迟
谢谢各个

学习一下，不错

回复 #1 hitlzh 的帖子
negative propagation delay is perfectly fine, most likely it's caused by an input with slow transition , however, the output transition delay is small. since propagation delay is calculated from 50% input to 50% output, that's how the negative propagation delay comes from.
ncvlog shall be able to handle it properly by zeroing out all the negative delay during sdf annotation - which is more pessimistic.

出现负延迟   是好还是坏啊?

    ncverilog中结果更悲观?就是说悲观的结果，波形都对了，那设计就没问题咯?