如何在FPGA中实现bushold

用寄存器锁住不就可以了吗?

只能在管脚上

寄存器会用到clock，如果不用clock，能否实现?
如果用电路表示，就是一个比较强的inverter，加上一个比较弱的feedback inverter。
另外如果是在管脚上，好像只对input有效，如果将内部data设到管脚上，方向会有问题.

我自己来回答这个问题，目前用altera fpga cylone II， 可以在管脚上设bushold，此hold强度大概为20K电阻的pull high或pull low。需要将内部的hold点拉到IO上，进行bushold设定。不过会有一些速度问题，可通过signal tap来确认。不过发现一些问题，有些IO function带有bushold功能，而有些fail。后续会再确认问题所在。