ISE12.1 例化fifo
时间：10-02
整理：3721RD
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我用ISE12.1的 core generator 生成FIFO，我选的器件是 XC5VFX70T， 结果生成之后综合总是出错 错误原因如下：ERROR:NgdBuild:605 - logical root block 'fifo_generator_v6_2' with type
'fifo_generator_v6_2' is unexpanded. Symbol 'fifo_generator_v6_2' is not
supported in target 'virtex5'.
core generator中 fifo可以生成 ，但综合说不支持 ，求指教！
我将生成的fifo的.v文件 加上testbench 直接在modelsim中仿真，不管是采用full 还是almost_full 或者是设置上限 ，结果都是刚开始写入的两个数据会丢失， 用full信号 还会出现上溢！
求指教！
'fifo_generator_v6_2' is unexpanded. Symbol 'fifo_generator_v6_2' is not
supported in target 'virtex5'.
core generator中 fifo可以生成 ，但综合说不支持 ，求指教！
我将生成的fifo的.v文件 加上testbench 直接在modelsim中仿真，不管是采用full 还是almost_full 或者是设置上限 ，结果都是刚开始写入的两个数据会丢失， 用full信号 还会出现上溢！
求指教！