请问verilog有这种写法吧？（已解决）

这种写法是可以的，字符lane_cnt的ASIC码赋值给command

   哦，也对，呵呵，刚刚想明白，我还在想怎么把字符存储，是不是类似于$display呢，糊涂了，呵呵，谢谢啊

顺便学习一下

All the nets of type reg are restricted on assignment statement.
They should be assigned within a block depicted by "begin" and "end".

请问你要表达什么呢?所有的reg的赋值要有限制?多变量赋值嵌套在begin end里?我不明白你想说什么?
我问的问题是这种代码风格可不可取，我自己觉得上面在写display driver的时候应该比较常见

    可以的。 字符串赋值！