verilog写的一个buffer报错

`timescale 100ps/100psmodule buffer_blocking (out, in);
        input in;  
        output out;
        parameter DELAY1 = 103;
        parameter DELAY2 = 103;  
    always @(in)     
   #DELAY1 out = #DELAY2 in;  //这个地方报错，(vlog-2110) Illegal reference to net "out".
endmodule
请有经验的人稍微看看，我把delay直接换成数字，或者把out换成别的，都没有用。我用的是modelsim 10.1 student version，谢谢

输出端口out没有定义成register类型
并且你这种模块间延时+模块内延时写法，少见

楼上正解. always内的赋值左侧必须是reg型的

模块间延时+模块内延时写法，少见