VCS混仿VHDL，SV

现在学习用vcs来作仿真，但是在DVE里只能看到VHDL的顶层信号，再下层的信号都无法看到，该怎么办呢?design是用vhdl写的，tb是sv写的。
makefile如下：
UVM_HOME        = ../../uvm-1.0p1
WORK          = worklib
UVM_VERBOSITY =    UVM_LOW
UVM_TESTNAME  = oh4_base_test
#RUN_TIME      = +vcs+stop+20000
COVERAGE_CMD  = -cm line+cond+tgl
GUI_ENABLE    = -gui
TEST          = /usr/bin/test
N_ERRS        = 0
N_FATALS      = 0
VCS_CMD       = -l vcs.log -sverilog -timescale=1ns/1ns $(COVERAGE_CMD) \
                                -debug_all +define+DEBUG
                                
SIM_CMD       = -l sim.log $(COVERAGE_CMD) \
                                $(RUN_TIME) +vpdfile+test.vpd \
                                +UVM_VERBOSITY=$(UVM_VERBOSITY) \
                              +UVM_TESTNAME=$(UVM_TESTNAME) $(GUI_ENABLE)
all: mk_dir comp elab sim

mk_dir:
    rm -rf  $(WORK)
    rm -rf  report
    mkdir   $(WORK)
    mkdir   report
comp:
    vhdlan -l vhdlan.log -work $(WORK) -smart_order -f ./rtl.f
    vlogan -l vlogan.log -sverilog -y $(WORK) +incdir+$(UVM_HOME)/src+../tb ./tb_top.sv
elab:
    vcs $(VCS_CMD) \
            +incdir+$(UVM_HOME)/src $(UVM_HOME)/src/uvm.sv \
            $(UVM_HOME)/src/dpi/uvm_dpi.cc -CFLAGS -DVCS -lib $(WORK) tb_top.sv
sim:
    ./simv  $(SIM_CMD)
   
check:
    @$(TEST) \( `grep -c 'UVM_ERROR :    $(N_ERRS)' vcs.log` -eq 1 \) -a \
         \( `grep -c 'UVM_FATAL :    $(N_FATALS)' vcs.log` -eq 1 \)
clean:
    rm -rf core.* csrc simv* vc_hdrs.h ucli.key urg* *.log

高手看看是哪里的问题?