关于 verilog 转spice 具体问题请教

时间：10-02 整理：3721RD 点击：

大家好我最近读到国内一篇关于RSA密码协处理器设计的文章其中有一段话
“ 本文的RSA密码协处理器在采用HDL语言进行RTL级设计以后，基于SMIC0.25um的工艺，利用
synopsys公司的Design Complier 工具进行综合得到门级电路网表，然后再将其转化为晶体管级的spice网表，利用
Hspice软件进行电路仿真。”
我在做类似设计时也是先设计一个简单的加法器，再用DC综合，前后仿真都通过了，然后使用Calibre v2lvs命令把hspice
转成了spice 但是却出了问题：1 转出来的是.spi结尾的文件 2 文件内容全部只是一个子电路定义
想请问下如何能较好的把verilog 转为spice 文件，转化过之后可以用hspice进行仿真（是不是一定需要版图?我在读上述论文时感觉作者好像是没做版图）
以及在转化中需要注意的事情?
非常之感谢

数字电路需要用HSpice仿的?

主要是要做功耗分析，需要考察实时的电流情况

主要是做功耗分析想考察下它的实时电流情况

不需要版图，完成DC综合后.可直接转网表，转的时候语句里面加入库文件.cdl。比如： V2S *.v -s smic13g.cdl -o output.cir 得到输出为output.cir网表，要仿真的话，需要自己写仿真激励，这个查hspice手册。希望有用

上一篇：debussy的问题
下一篇：XILINX FPGA芯片的速率等级怎么看

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类

关于 verilog 转spice 具体问题 请教

关于 verilog 转spice 具体问题请教